集成Speedcore eFPGA IP

虽然Speedcore设计和集成方法具有高度的灵活性,可以适应SoC / ASIC开发流程中的重大变化,但仍有一些通用的原则和指南,如果遵循这些原则和指南,它们将使开发和集成工作变得更加简单,顺畅和高效:

  • 必须在ASIC开发过程的早期就定义Speedcore eFPGA要求,包括目标设计所需的Speedcore可编程逻辑块的混合,所需Speedcore eFPGA的物理尺寸以及目标工艺技术的金属堆栈。尽早定义这些方面将简化Speedcore集成工作,因为它将允许ASIC设计细节,例如硬连线ASIC电路和Speedcore I / O边界之间的接口,金属堆栈中的布线,电源管理和ASIC电路块布局。快速有效地解决问题。
  • ASIC设计通常在1 GHz以上运行,而FPGA设计通常在300 MHz至500 MHz之间运行。结果,Speedcore eFPGA中的功能通常需要在单独的时钟域上运行,并且需要用于跨时钟域的接口电路。重要的是,尽早定义主机ASIC与Speedcore实例之间的接口,并使用ASIC完成后将针对Speedcore实例的实际或示例设计来验证实现是否符合ASIC和Speedcore实例的性能。