Speedster7t接口

对于数据中心和网络应用，高速数据以两种基本方式进入基于FPGA的处理节点：通过与主机处理器的PCIe连接以及通过与其他数据中心资源的高速以太网连接。 Speedster7t系列旨在通过用于主机-处理器连接和多个400G以太网连接的多个PCIe Gen5接口，最大程度地提高这些连接上的数据速率。这两个I / O标准都代表了数据中心和许多其他基于FPGA的应用中使用的最快的，最新的系统间和系统内数据通信规范。 Speedster7t FPGA的多个高速I / O端口支持数据中心希望在不久的将来看到的数据速率。

Speedster7t FPGA系列集成了高达385兆的嵌入式存储器，用于需要快速访问的数据。但是，许多数据中心应用程序必须处理的数据量几乎普遍淹没了这些资源。因此，Speedster7t FPGA最多设计有8个GDDR6 SDRAM控制器端口，以最快的SDRAM访问速度，最低的DRAM成本（每个存储位）和接近LPDDR5 SDRAM的功率水平运行。

以太网支持

Speedster7t FPGA包含多个以太网子系统端口，该端口由8个SerDes通道和以太网MAC组成，以支持多种应用。以太网MAC非常灵活，可以支持高达400G的多个端口和配置，每个SerDes通道能够实现10G与100G之间的线路速率。该高性能以太网子系统通过以下方式连接到FPGA架构： 片上网络 (NoC).

PCI Express

Speedster7t FPGA具有多个具有16通道（×16）和8通道（×8）配置的PCIe Gen5接口。两个PCIe控制器接口都支持双重操作，既可以作为端点也可以作为根联合体。

GDDR6

GDDR6 SDRAM接口是高速和低功耗的结合，是下一代系统设计的最佳选择。 Speedster7t设备最多包含八个GDDR6接口，以提供外部高带宽存储器接口支持。每个GDDR6接口在两个通道上运行，每个通道可以独立禁用。

每个控制器都支持广泛的功能，包括总线利用率优化，页面命中缓解，多端口前端（MPFE），重新排序和错误中断。用户可以将PHY ZQ校准配置为跨多个PHY的主/从模式。控制器和PHY实施均符合JEDEC GDDR6 SDRAM标准JESD250。

GDDR6接口可以以16 Gbps的数据速率运行，设备密度从8 Gb到16 Gb，在翻盖模式下最高支持×16，在非翻盖模式下最高支持×8。

GDDR6控制器通过AXI接口连接到FPGA架构，并通过以下两个选项之一支持全速率或半速率时钟：

• 片上网络（NoC）的256位AXI接口，可提供高达256 Gbps的双向带宽
• 512位AXI直连结构接口，可提供高达512 Gbps的双向带宽

DDR4/5

Speedster7t FPGA包含DDR4和DDR5存储器接口，可满足更深的缓冲要求。 PHY和控制器实现为硬IP，并支持多种配置，例如PCB，UDIMM，SODIMM，RDIMM和LRDIMM模块上的焊接组件，位宽从x4到x72。该接口最多支持16个等级，并且PHY通过基于微处理器的训练序列执行校准，因此用户无需担心设计的复杂性。 PHY和控制器支持JEDEC规范定义的所有标准功能，并且可以与所有主要供应商的存储器互操作。硬控制器的PHY接口符合DFI 4.0的要求，允许设计人员用自己的软控制器替换硬控制器。